xilinx FIFO写入数据和读取数据不一致问题
qq_51981850:
这输入在写时钟域打了2拍，读写时钟也没接反，咋输出会错单个bit
【vivado】时序报告--best时序和worst时序
心与雨:
问一下选择fast和slow都只爆出来一种延时是什么原因？
2018.3版本vivado MIG 7 series IP核导致Vivado闪退
master200:
我的情况是在点击“generate”按钮后就直接闪退，工程目录下找不到对应的IP核文件，后来把发现是因为工程路径上有空格，挪到磁盘根目录就解决了
vivado error：Combinatorial Loop Alert：1 LUT cells form a combinatorial loop
FLABT:
看了网上说的，这个报的就是组合逻辑闭环，会产生竞争。always@(*)里面不写else的话，那条件满足运行到没写的else那部分的话，就是赋值给自身，也就是组合逻辑闭环
datamover写数据时的时序问题
薛定谔的bug~:
当时测试的时候遇到的问题